Estudio: Un scanlet para prueba y actualización de diseños destinados a la verificación de controladores de lógica difusa

Resumen

Este artículo presenta un trabajo preliminar acerca de la implementación de un Scanlet para: (a) chequeo automático de generación de patrones relacionados con circuitos digitales basados en un
modelo con interrupción en presencia de falla, (b) monitoreo y depuración in situ, (c) actualización de
la arquitectura de un controlador lógico difuso, y (d) inyección de falla a nivel de pines usando Java
API. Los puntos (a)-(c) son tareas de verificación. Como primera aproximación, el sistema STUD ha sido desarrollado empleando la arquitectura (incorporada) JTAG (Joint Test Action Group) y configurada por un CPLD para chequeo y operaciones de programación. Entretanto, las operaciones son ejecutadas por Scanlet, el cual puede ser corrido desde una página de Internet. Finalmente, un controlador lógico difuso, a manera de un núcleo IP, se usa como marca caracteristica.